为摩尔定律续命：从soc转向chiplet“小芯片” | 雷峰网-米乐m6平台

以英特尔前ceo戈登摩尔命名的摩尔定律，是指集成电路中的晶体管数量每两年翻一番。55年来，半导体行业一直用摩尔定律来制定路线图和研发目标。

为延续摩尔定律、实现芯片小型化，55年间新技术不断涌现。但从历史上看，晶圆的光掩模限制了单个芯片的最大尺寸，芯片制造商和设计人员不得不用多个芯片来完成提供的功能。很多情况下，甚至是多个芯片提供相同的功能，就像是处理器的内核和内存模块那样。

之前一直在用的soc（片上系统）技术可以组合不同的模块，模块之间通信速度更快的同时，功耗更低、密度更高，而且成本更低。但近年来，先进制造节点的成本增加，削弱了soc技术在成本上的优势。

在最新的台积电2021开放创新平台活动上，alchip technologies研发副总裁james huang表示chiplet“小芯片”和先进的封装技术，可以提供比单个soc更有竞争力的成本结构，同时保持接近的性能和功耗。

其引用了两项对小芯片/封装发展至关重要的技术：一项是台积电的 3dfabric 和cowos组合技术，另一项是alchip的aplink die-to-die (d2d) i/0技术。

chiplet“小芯片”技术，顾名思义，就是用多个小芯片封装在一起，用die-to-die内部互联技术，组成异构system in packages（ sips）芯片。而更小的芯片单体，可以提高每片晶圆的利用率，从而降低成本。

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但为了维持摩尔定律，chiplet“小芯片”技术还需要提供与soc技术接近的性能，需要aichip的aplink d2d i/0技术支撑多个小芯片之间的高速数据流。

aplink 1.0使用的是台积电的12nm工艺，速度是1gbps；aplink 2.0用的是7nm工艺，速度是4gbps；正在测试的aplink 3.0已经有16gbps的速度。

根据路线图，即将推出的aplink 4.0会采用 3nm d2d工艺。aplink 4.0 ip 将支持北/南、东/西方向和对称式phy对齐，以尽量减少d2d线长，其互连拓扑的i/o总线会用标准的内核电压，phy宏的速度将达到12tbps，每条dq的速度达到16gbps，且只有5纳秒延迟 。

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chiplet“小芯片”技术涉及封装、eda、芯片架构设计等多个领域，也有机会重构半导体产业链。但最后落地的关键是商业模式，chiplet“小芯片”还需要点时间来证明自己。

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